前言

1  引论

  1.1  关于数字设计

  1.2  模拟与数字

  1.3  数字器件

  1.4  数字设计中的电子方面

  1.5  数字设计中的软件方面

  1.6  集成电路

  1.7  可编程逻辑器件

  1.8  专用集成电路

  1.9  印刷电路板

  1.10  数字设计层次

  1.11  以游戏之名

  1.12  进一步探讨

  练习题

2  数字系统和编码

  2.1  进位计数制

  2.2  八进制数和十六进制数

  2.3  常见的进位计数制转换

  2.4  非十进制数的加法和减法

  2.5  负数的表示法

  2.6  二进制补码的加法和减法

  2.7  反码的加法和减法

  2.8  二进制乘法

  2.9  二进制除法

  2.10  十进制数的二进制编码

  2.11  格雷码

  2.12  字符编码

  2.13  行为、条件和状态的编码

  2.14  n立方和距离

  2.15  检错码和纠错码

  2.16  用于串行数据传输和存储的编码

  参考文献

  练习题

  习题

3  数字电路

  3.1  逻辑信号和门

  3.2  逻辑系列

  3.3  CMOS逻辑

  3.4  CMOS电路的电气特性

  3.5  CMOS的静态电气特性

  3.6  CMOS的动态电气特性

  3.7  其他CMOS输入输出结构

  3.8  CMOS逻辑系列

  3.9  低压CMOS逻辑和接口

  3.10  双极逻辑

  参考文献

  练习题

  习题

4  组合逻辑的设计原理

  4.1  开关代数

  4.2  组合电路分析

  4.3  组合电路综合

  4.4  时序冒险

  参考文献

  练习题

  习题

5  硬件描述语言

  5.1  基于硬件描述语言的数字设计

  5.2  硬件描述语言ABEL

  5.3  硬件描述语言VHDL

  5.4  硬件描述语言Verilog

  参考文献

  练习题

  习题

6  组合逻辑的设计实践

  6.1  文档标准

  6.2  电路时序

  6.3  组合型可编程逻辑阵列PLD

  6.4  译码器

  6.5  编码器

  6.6  三态器件

  6.7  多路复用器

  6.8  异或门和奇偶校验电路

  6.9  比较器

  6.10  加法器、减法器和算术逻辑部件

  6.11  组合乘法器

  参考文献

  练习题

  习题

7  时序逻辑设计原理

  7.1  双稳态元件

  7.2  锁存器和触发器

  7.3  时序同步状态机分析

  7.4  时序同步状态机设计

  7.5  用状态图设计状态机

  7.6  用转换表综合状态机

  7.7  其他状态机设计实例

  7.8  分解状态机

  7.9  反馈时序电路分析

  7.10  反馈时序电路设计

  7.11  ABEL时序电路设计特性

  7.12  用VHDL实现时序电路设计

  7.13  用Verilog实现时序电路设计

  参考文献

  练习题

  习题

8  时序逻辑设计实践

  8.1  时序电路的文档标准

  8.2  锁存器和触发器

  8.3  时序PLD

  8.4  计数器

  8.5  移位寄存器

  8.6  迭代电路与时序电路

  8.7  同步设计方法

  8.8  同步设计中的障碍

  8.9  同步器失败和亚稳态

  参考文献

  练习题

  习题

9  存储器、CPID和FPGA

  9.1  只读存储器

  9.2  读/写存储器

  9.3  静态RAM

  9.4  动态RAM

  9.5  复杂可编程逻辑器件

  9.6  现场可编程门阵列

  参考文献

  练习题

  习题

  索引