第l章 FPGA设计总论  

  1.1 可编程逻辑设计发展路线  

  1.2 FPGA原理基础  

  1.2.1 FPGA的基本结构  

  1.2.2 FPGA的工作方式  

  1.2.3 软核、硬核以及固核的概念  

  1.3 FPGA设计的基本步骤  

  1.4 主流FPGA芯片介绍  

  1.4.1 Xilinx公司的代表产品  

  1.4.2 Altera公司的代表产品  

  1.4.3 Lattice公司的代表产品  

第2章 VHDL设计基础  

  2.1 关于VHDL  

  2.2 VHDL的基本结构  

  2.3 命名法则  

  2.4 数据类型  

  2.5 VHDL语言要素  

  2.5.1 运算符及其种类  

  2.5.2 数据对象  

  2.6 VHDL的主要描述语句  

  2.6.1 VHDL顺序语句  

  2.6.2 VHDL并行语句  

  2.7 状态机  

第3章 Xilinx芯片资源  

  3.1 概述  

  3.2 可配置逻辑模块  

  3.2.1 CLB综述  

  3.2.2 切片描述

  3.2.3 CLB／Slice配置  

  3.2.4 查找表(LUT)  

  3.2.5 存储元件  

  3.2.6 分布式RAM和内存(仅在SliceM可用)  

  3.2.7 分布式RAM数据流  

  3.2.8 只读存储器(RoM)  

  3.2.9 移位寄存器(仅在SliceM可用)  

  3.2.10 移位寄存器数据流  

  3.2.1l 多路复用器  

  3.2.12 快速先行进位逻辑  

  3.3块存储器  

  3.3.1 RAM块简介  

  3.3.2  同步双端口和单端口的RAM  

  3.3.3  简单的双端口RAM块  

  3.3.4级联RAM块  

  3.3.5 RAM块纠错码  

  3.4 数字信号处理器DSP48E  

  3.4.1 Virtex-6 FPGA DSP48E结构的特色  

  3.4.2 DSP48E1块和互连器件  

  3.4.3 DSP48E1切片原型  

  3.5 高速串行收发器GTX／GTH／GTP  

  3.5.1 概述  

  3.5.2 Virtex-6 FPGA GTX收发器向导  

第4章 Xilinx ISE 14.3的安装与使用  

  4.1 关于ISE  

  4.1.1 ISE简要介绍  

  4.1.2 ISE 14.3软件的安装  

  4.1.3 ISE 14.3软件的基本操作  

  4.2 HDL代码输入  

  4.2.1 新建工程  

  4.2.2 创建源文件  

  4.2.3 标准语言模板的使用  

  4.2.4 Xilinx IP Core的使用  

  4.3 原理图输人  

  4.3.1 新建工程  

  4.3.2 原理图文件  

  4.4 基于‘ISE的开发流程  

  4.4.1 基于Xilinx XST的综合

  4.4.2 基于ISE的仿真  

  4.4.3 基于ISE的实现  

  4.4.4 使用PlanAhead分配FPGA管脚  

  4.4.5 使用UCF文件分配FPGA管脚  

  4.4.6 基于ISE的硬件编程  

第5章 FPGA常用设计技巧  

  5.1 关于Virtex FPGA中I)CM的使用  

  5.2 关于Virtex FPGA中三态门的使用  

  5.2.1 关于Virtex的内部的三态资源  

  5.2.2 三态门的描述  

  5.2.3 对信号直接赋值  

  5.2.4 三态门的定位方法  

  5.2.5 对布线结果的分析  

  5.3 Virtex器件：Block RAM的使用  

  5.3.1 Virtex器件Block RAM的结构特点  

  5.3.2 通过图形化界面Core()enerator使用Block RAM  

  5.4 关于乘法器  

  5.4.1 乘法器的标准写法  

  5.4.2 资源使用情况及时延特性  

  5.4.3 结论  

  5.5 关于计数器  

  5.5.1 标准写法  

  5.5.2 资源使用情况及时延特性  

  5.5.3 结论  

  5.6 关于加法器  

  5.6.1 标准写法  

  5.6.2 资源使用情况及时延特性  

  5.6.3 结论  

  5.7 关于匹配滤波器  

  5.7.1 标准结构的匹配滤波器  

  5.7.2 倒置结构的匹配滤波器  

  5.7.3 倒置结构的匹配滤波器(不需要累加RAM)  

  5.7.4 结论  

  5.8 时间约束  

  5.8.1 时间约束参数的意义  

  5.8.2 时间约束参数的设定方法  

  5.8.3 时间约束参数的取值  

  5.8.4 时间约束参数的加入时机

第6章 Xilinx开发板介绍  

  6.1 Spartan系列开发板  

  6.1.1 符合RollS规范的SP605基础板  

  6.1.2 Avnet Spartan-6 I。X1502、开发板  

  6.2 Virtex系列开发板  

  6.2.1 Virtex-6系列开发板  

  6.2.2 Virtex-7系列开发板  

  6.3 Kintex-7系列开发板  

  6.4 NetFPGA和NetFPGA-10G  

  6.4.1 NetFPGA  

  6.4.2 NetFPGA-10G  

第7章 FPGA通信开发案例介绍  

  7.1 10G MAC  

  7.1.1 MAC模块与10GbE系统结构  

  7.1.2 10GbE MAC模块实现和功能描述  

  7.1.3 模块接口与模块列表  

  7.1.4 使用10G MAC IP核以及时序分析  

  7.2 以太网MAC地址自学习模块设计  

  7.2.1 设计任务描述  

  7.2.2 原理分析与系统方案  

  7.2.3 设计实现  

  7.2.4 MAC地址表的其他方案——CAM  

  7.2.5 VHDI。代码实现  

  7.2.6 仿真结果及分析  

  7.3 D DC数字下变频器  

  7.3.1 设计目标  

  7.3.2 DDC原理分析  

  7.3.3 参数设定  

  7.3.4 NC()模块  

  7.3.5 数字混频模块  

  7.3.6 CIC模块  

  7.3.7 HB模块  

  7.3.8 FIR模块  

  7.3.9 DDC集成与验证  

主要缩略语表  

参考文献