第1章 TEC-8计算机硬件综合实验系统 1.1 TEC-8实验系统的用途 1.2 TEC-8实验系统技术特点 1.3 TEC-8实验系统组成 1.4 逻辑测试笔 1.5 TEC-8实验系统结构和操作 1.5.1 模型计算机时序信号 1.5.2 模型计算机组成 1.6 模型计算机指令系统 1.7 指示灯、按钮和开关 1.8 数字逻辑和数字系统实验部分 1.8.1 基本实验通用区 1.8.2 大型综合设计实验装置 1.9 E2PROM中微代码的修改第2章 计算机组成原理基本实验 2.1 运算器组成实验 2.2 双端口存储器实验 2.3 数据通路实验 2.4 微程序控制器实验 2.5 CPU组成与机器指令的执行 2.6 中断原理实验第3章 计算机组成原理课程综合设计 3.1 模型机硬连线控制器设计 3.2 模型机流水微程序控制器设计 3.3 模型机流水硬连线控制器设计 3.4 含有阵列乘法器的ALU设计第4章 数字逻辑与数字系统基本实验 4.1 基本逻辑门逻辑实验 4.2 TTL、HC和HCT器件的电压传输特性实验 4.3 三态门实验 4.4 数据选择器和译码器实验 4.5 全加器构成及测试实验 4.6 组合逻辑中的冒险现象实验 4.7 触发器实验 4.8 简单时序电路实验 4.9 计数器和数码管实验 4.10 四相时钟分配器实验第5章 数字逻辑与数字系统综合设计实验 5.1 简易电子琴实验 5.2 简易频率计实验 5.3 简易交通灯实验 5.4 VGA接口设计第6章 VHDL简介 6.1 VHDL程序的基本结构 6.1.1 实体说明 6.1.2 结构体说明 6.1.3 程序包 6.1.4 库 6.1.5 配置 6.2 VHDL的客体及词法单元 6.2.1 标识符 6.2.2 词法单元 6.2.3 VHDL的数据类型 6.2.4 VHDL的对象 6.2.5 VHDL运算符 6.3 VHDL的基本描述语句 6.3.1 进程语句 6.3.2 并行语句 6.3.3 顺序语句 6.4 属性的描述与定义 6.4.1 数值类属性 6.4.2 函数类属性 6.4.3 带属性函数的信号 6.5 决断函数与信号延迟 6.5.1 决断信号与决断函数 6.5.2 信号延迟第7章 Verilog HDL基本语法 7.1 简单的Verilog HDL模块 7.1.1 简单的Verilog HDL程序介绍 7.1.2 模块的结构 7.1.3 模块的端口定义 7.1.4 模块内容 7.2 数据类型及其常量、变量 7.2.1 常量 7.2.2 变量 7.3 运算符及表达式 7.3.1 基本的算术运算符 7.3.2 位运算符 7.3.3 逻辑运算符 7.3.4 关系运算符 7.3.5 等式运算符 7.3.6 移位运算符 7.3.7 位拼接运算符 7.3.8 缩减运算符 7.3.9 优先级别 7.3.10 关键词 7.4 赋值语句和块语句 7.4.1 赋值语句 7.4.2 块语句 7.5 条件语句 7.5.1 if-else语句 7.5.2 case语句 7.5.3 由于使用条件语句不当产生意外的锁存器 7.6 循环语句 7.6.1 forever语句 7.6.2 repeat语句 7.6.3 while语句 7.6.4 for语句 7.7 结构说明语句 7.7.1 initial语句 7.7.2 always语句 7.7.3 task和function说明语句 7.8系 统函数和任务 7.8.1 $display和$write任务 7.8.2 系统任务$monitor 7.8.3 时间度量系统函数$time 7.8.4 系统任务$finish 7.8.5 系统任务$stop 7.8.6 系统任务$readmemb和$readmemh 7.8.7 系统任务$random 7.9 编译预处理 7.9.1 宏定义、define 7.9.2 文件包含处理、include 7.9.3 时间尺度、timescale 7.9.4 条件编译命令ifdef、else和endif 7.10 小结第8章 QuartusⅡ的使用方法 8.1 QuartusⅡ介绍 8.2 QuartusⅡ安装 8.2.1 QuartusⅡ安装准备 8.2.2 QuartusⅡ软件安装 8.3 QuartusⅡ设计示例附录A 部分74系列芯片资料及实验箱器件布局图图索引表索引