第1章  Verilog HDL数字集成电路设计方法概述

  1.1  数字集成电路的发展和设计方法的演变

  1.2  硬件描述语言

  1.3  Verilog HDL的发展和国际标准

  1.4  Verilog HDL和

  1.5  Verilog HDL在数字集成电路设计中的优点

  1.6  功能模块的可重用性

  1.7  IP核和知识产权保护

  1.8  Verilog HDL在数字集成电路设计流程中的作用

  本章小结

  思考题和习题

第2章  Verilog HDL基础知识

  2.1  Verilog HDL的语言要素

    2.1.1  空白符

    2.1.2  注释符

    2.1.3  标识符和转义标识符

    2.1.4  关键字

    2.1.5  数值

  2.2  数据类型

    2.2.1  物理数据类型

    2.2.2  连线型和寄存器型数据类型的声明

    2.2.3  存储器型

    2.2.4  抽象数据类型

  2.3  运算符

  2.3.1  算术运算符

    2.3.2  关系运算符

    2.3.3  相等关系运算符

    2.3.4  逻辑运算符

    2.3.5  按位运算符

    2.3.6  归约运算符

    2.3.7  移位运算符

    2.3.8  条件运算符

    2.3.9  连接和复制运算符

  2.4  模块

    2.4.1  模块的基本概念

    2.4.2  端口

  本章小结

  思考题和习题

第3章  Verilog  HDL程序设计语句和描述方式

  3.1  数据流建模

  3.2  行为级建模

    3.2.1  过程语句

    3.2.2  语句块

    3.2.3  过程赋值语句

    3.2.4  过程连续赋值语句

    3.2.5  条件分支语句

    3.2.6  循环语句

  3.3  结构化建

    3.3.1  模块级建模

    3.3.2  门级建模

    3.3.3  开关级建模

  本章小结

  思考题和习题

第4章  Verilog  HDL数字逻辑电路设计方法

  4.1  Verilog  HDL的设计思想和可综合特性

  4.2  组合电路的设计

    4.2.1  数字加法器

    4.2.2  数据比较器

    4.2.3  数据选择器

    4.2.4  数字编码器

    4.2.4  数字编码器

    4.2.5  数字译码器

    4.2.6  奇偶校验器

  4.3  时序电路的设计

    4.3.1  触发器

    4.3.2  计数器

    4.3.3  移位寄存器

    4.3.4  序列信号发生器

  4.4  有限同步状态机

  本章小结

  思考题和习题

第5章仿真验证与testbench编写

  5.1  Verilog  HDL电路仿真和验证概述

  5.2  Verilog  HDL测试程序设计基础

    5.2.1  Testbench及其结构

    5.2.2  测试平台举例

    5.2.3  Verilog  HDL仿真结果确认

    5.2.4  Verilog  HDL仿真效率

  5.3  与仿真相关的系统任务

    5.3.1  $dJsplay和$write

    5.3.2  $monitor和$strobe

    5.3.3  $time和$realtime

    5.3.4  $finish和$stop

    5.3.5  $readmemh和$readmemb

    5.3.6  $random

    5.3.7  值变转储文件系统任务

  5.4  信号时间赋值语句

    5.4.1  时间延迟的语法说明

    5.4.2  时间延迟的描述形式

    5.4.3  边沿触发事件控制

    5.4.4  电平敏感事件控制

  5.5  任务和函数

    5.5.1  任务

    5.5.2  函数

    5.5.3  任务与函数的区别

  5.6  典型测试向量的设计

    5.6.1  变量初始化

    5.6.2  数据信号测试向量的产生

    5.6.3  时钟信号测试向量的产生

    5.6.4  总线信号测试向量的产生

  5.7  用户自定义元件模型

    5.7.1  UDP的定义与调用

    5.7.2  UDP应用实例

  5.8  基本门级元件和模块的延时建模

    5.8.1  门级延时建模

    5.8.2  模块延时建模

    5.8.3  与时序检查相关的系统任务

  5.9  编译预处理语句

    5.9.1  宏定义

    5.9.2  文件包含处理

    5.9.3  仿真时间标度

    5.9.4  条件编译

    5.9.5  其它语句

  5.10  Verilog  HDL测试方法简介

  本章小结

  思考题和习题

第6章VoriIog  HDL高级程序设计举例

  6.1  数字电路系统设计的层次化描述方法

  6.2  典型电路设计

    6.2.1  加法器树乘法器

    6.2.2  Wallace树乘法器

    6.2.3  复数乘法器

    6.2.4  FIR滤波器的设计

    6.2.5  片内存储器的设计

    6.2.6  FIFO设计

    6.2.7  键盘扫描和编码器

    6.2.8  log函数的Verilog  HDL设计

    6.2.9  CORDIC算法的Verilog  HDL实现

  6.3  总线控制器设计

    6.3.1  UART接口控制器

    6.3.2  SPI接口控制器

  本章小结

  思考题和习题

第7章  仿真测试工具和综合工具

  7.1  数字集成电路设计流程简介

    7.1.1  设计规范

    7.1.2  设计划分

    7.1.3  设计输入

    7.1.4  仿真

    7.1.5  综合

    7.1.6  适配布线

    7.1.7  时序分析

    7.1.8  物理验证

    7.1.9  设计结束

  7.2  测试和仿真工具

    7.2.1  ModelSim的使用

    7.2.2  NC-Verilog的使用

  7.3  综合工具

    7.3.1  Synplify的使用

    7.3.2  Design  Compiler的使用

  7.4  布局布线工具及后仿真

    7.4.1  工具简介

    7.4.2  布局布线

    7.4.3  后仿真

    7.4.4  添加仿真库

  7.5  Quartus  II工具全流程应用

    7.5.1  设计实现

    7.5.2  仿真验证

    7.5.3  编程与配置

  本章小结

  思考题和习题

第8章  设计与验证语言的发展趋势

  本章小结

  思考题和习题

参考文献