第1章  FPGA基础知识

  1.1  通用数字集成电路

    1.1.1  TTL数字集成电路

    1.1.2  CMOS数字集成电路

    1.1.3  可编程逻辑器件

  1.2  FPGA的工艺结构

  1.3  FPGA技术的发展方向

  1.4  典型的FPGA芯片

    1.4.1  Altera公司的典型产品

    1.4.2  Xilinx公司的典型产品

  1.5  FPGA芯片的应用

  1.6  FPGA的设计流程

  1.7  FPGA的设计开发工具

  1.8  典型的FPGA产品设计软件使用简介

    1.8.1  Altium Designer Summer 09的安装

    1.8.2  Altium Designer summer 09的启动

    1.8.3  Altium Designer Summer 09的主页界面管理

    1.8.4  Quartus II软件的安装

    1.8.5  Quartus II软件的启动

    1.8.6  Quartus II的主页界面管理

  1.9  思考与练习

第2章  FPGA硬件电路的设计

  2.1  硬件电路的设计流程

  2.2  FPGA最小系统

    2.1.1  FPGA芯片管脚介绍

    2.2.2  电源电路设计

    2.2.3  滤波电容电路模块设计

    2.2.4  JTAG调试与AS下载电路的设计

    2.2.5  时钟电路设计

    2.2.6  复位电路的设计

    2.2.7  锁相环外围电路的设计

    2.2.8  LED电路的设计

    2.2.9  高速SDRAM存储器接口电路设计

    2.2.10  Flash存储器接口电路设计

    2.2.11  FPGA最小系统扩展接口电路设计

  2.3  FPGA硬件系统的设计技巧

  2.4  FPGA硬件系统的调试方法

  2.5  综合实例：FPGA最小硬件系统的设计

  2.6  思考与练习

第3章  Quartus II软件操作基础

  3.1  Quartus II基本设计流程

  3.2  Quartus II基本设计操作

    3.2.1  工程创建

    3.2.2  设计输入

    3.2.3  编译项目

    3.2.4  设计文件的仿真

    3.2.5  引脚分配与器件编译

    3.2.6  器件编程

    3.2.7  其他操作

  3.3  Quartus II参数化宏功能模块及其使用方法

    3.3.1  LPM计数器的使用方法

    3.3.2  建立存储器文件

    3.3.3  LPM存储器ROM的使用方法

    3.3.4  LPM存储器RAM的使用方法

  3.4  SignalTap II在线逻辑分析仪的使用方法

    3.4.1  SignalTap II介绍

    3.4.2  使用SignalTap II操作流程

    3.4.3  SignalTap II逻辑分析仪的使用

  3.5  典型实例：正弦波发生器及SignalTap II的使用

  3.6  思考与练习

第4章  Verilog HDL语言概述

  4.1  硬件描述语言的概念

  4.2  Verilog HDL的产生与发展

  4.3  Verilog HDL语言的魅力

    4.3.1  Verilog HDL语言与VHDL语言的比较

    4.3.2  Verilog HDL与C语言的比较

    4.3.3  Verilog HDL的应用

  4.4  采用Verilog HDL设计复杂数字电路的优点

  4.5  Verilog HDL程序设计模式

  4.6  Verilog HDL程序基本结构

    4.6.1  Verilog HDL程序入门

    4.6.2  模块的框架

    4.6.3  Verilog HDL语言的描述形式

  4.7  Verilog HDL语言基本要素

    4.7.1  标志符与注释

    4.7.2  数字与逻辑数值

    4.7.3  数据类型

    4.7.4  常用运算符

    4.7.5  Verilog HDL语言的赋值

    4.7.6  Verilog HDL语言的关键词

  4.8  典型实例：利用Verilog HDL语言在FPGA上实现LED流水灯

  4.9  思考与练习

第5章  面向综合的行为描述语句

  5.1  可综合模型的设计

  5.2  触发事件控制

    5.2.1  信号电平事件语句

    5.2.2  信号跳变沿事件语句

  5.3  条件语句

    5.3.1  if语句

    5.3.2  case语句

    5.3.3  条件语句的深入理解

  5.4  循环语句

    5.4.1  repeat语句

    5.4.2  while语句

    5.4.3  for语句

  5.5  任务与函数

    5.5.1  任务（task）语句

    5.5.2  函数（function）语句

    5.5.3  任务和函数的深入理解

  5.6  有限状态机的设计

    5.6.1  有限状态机的分类

    5.6.2  有限状态机的状态编码

    5.6.3  有限状态机设计方法

    5.6.4  设计可综合状态机的指导原则

    5.6.5  有限状态机设计实例

  5.7  Quartus II图形化状态机输入工具使用

  5.8  Verilog HDL语言实现组合逻辑电路

  5.9  Verilog HDL语言实现时序逻辑电路

  5.10  硬件描述语言设计基础实例

    5.10.1  8-3编码器

    5.10.2  3-8译码器

    5.10.3  数据选择器

    5.10.4  多位数值比较器

    5.10.5  全加器

    5.10.6  D触发器

    5.10.7  寄存器

    5.10.8  双向移位寄存器

    5.10.9  四位二进制加减法计数器

    5.10.10  顺序脉冲发生器

    5.10.11  序列信号发生器

  5.11  思考与练习

第6章  ModelSim仿真工具

  6.1  ModelSim仿真工具简介

    6.1.1  菜单栏

    6.1.2  工具栏

    6.1.3  工作区

    6.1.4  命令窗口

    6.1.5  MDI窗口

    6.1.6  状态栏

    6.1.7  定制用户界面

  6.2  ModelSim的命令与文件

    6.2.1  vlib命令

    6.2.2  vmap命令

    6.2.3  vcom命令

    6.2.4  vlog命令

    6.2.5  vsim命令

    6.2.6  force命令

    6.2.7  add wave命令

    6.2.8  run命令

    6.2.9  DO命令

    6.2.10  宏命令

  6.3  ModelSim仿真工具安装与使用

    6.3.1  ModelSim的安装

    6.3.2  在Quartus II中直接调用ModelSim软件进行时序仿真

    6.3.3  使用ModelSim软件直接进行功能仿真

  6.4  典型实例：SDRAM读写控制的实现与ModelSim仿真

    6.4.1  SDRAM简介

    6.4.2  SDRAM控制器的ModelSim仿真

  6.5  思考与练习

第7章  面向验证和仿真的行为描述语句

  7.1  验证与仿真概述

    7.1.1  收敛模型

    7.1.2  测试平台说明

    7.1.3  验证测试方法论

    7.1.4  Testbench结构说明

  7.2  仿真程序执行原理

  7.3  延时控制语句

  7.4  常用的行为仿真描述语句

    7.4.1  循环语句

    7.4.2  force和release语句

    7.4.3  wait语句

    7.4.4  事件控制语句

    7.4.5  task和function语句

    7.4.6  串行激励与并行激励语句

  7.5  用户自定义元件

  7.6  仿真激励的产生

    7.6.1  变量初始化

    7.6.2  时钟信号的产生

    7.6.3  复位信号的产生

    7.6.4  数据信号的产生

    7.6.5  测试向量的产生

    7.6.6  关于仿真效率的说明

  7.7  典型实例：全加器的验证与仿真

  7.8  思考与练习

第8章  Verilog HDL语言设计进阶

  8.1  系统任务

    8.1.1  输出显示任务

    8.1.2  文件输入输出任务

    8.1.3  时间标度任务

    8.1.4  仿真控制任务