第1章　FPGA技术分析

　1.1　FPGA内部结构分析

　　1.1.1　Xilinx 7系列FPGA内部结构分析

　　1.1.2　Xilinx UltraScale系列FPGA内部结构分析

　1.2　FPGA设计流程分析

　1.3　Vivado概述

　　1.3.1　Vivado下的FPGA设计流程

　　1.3.2　Vivado的两种工作模式

　　1.3.3　Vivado的5个特征

　参考文献

第2章　设计综合

　2.1　常用综合选项的设置

　　2.1.1　-flatten_hierarchy对综合结果的影响

　　2.1.2　-fsm_extraction对状态机编码方式的影响

　　2.1.3　-keep_equivalent_registers的含义

　　2.1.4　-resource_sharing对算术运算的影响

　　2.1.5　-control_set_opt_threshold对触发器控制集的影响

　　2.1.6　-no_lc对查找表资源的影响

　　2.1.7　-shreg_min_size对移位寄存器的影响

　2.2　合理使用综合属性

　　2.2.1　async_reg在异步跨时钟域场合的应用

　　2.2.2　max_fanout对高扇出信号的影响

　　2.2.3　ram_style和rom_style对存储性能的影响

　　2.2.4　use_dsp48在实现加法运算时的作用

　2.3　out-of-context（OOC）综合模式

　　2.3.1　Project模式下使用OOC

　　2.3.2　Non-Project模式下使用OOC

　2.4　综合后的设计分析

　　2.4.1　时钟网络分析

　　2.4.2　跨时钟域路径分析

　　2.4.3　时序分析

　　2.4.4　资源利用率分析

　　2.4.5　扇出分析

　　2.4.6　触发器控制集分析

　参考文献

第3章　设计实现

　3.1　理解实现策略

　　3.1.1　Project模式下应用实现策略

　　3.1.2　Non-Project模式下应用实现策略

　3.2　理解物理优化

　3.3　增量实现

　　3.3.1　Project模式下应用增量实现

　　3.3.2　Non-Project模式下应用增量实现

　3.4　实现后的设计分析

　　3.4.1　资源利用率分析

　　3.4.2　时序分析

　3.5　生成配置文件

　3.6　下载配置文件

　参考文献

第4章　设计验证

　4.1　行为级仿真

　　4.1.1　基于Vivado Simulator的行为级仿真

　　4.1.2　基于ModelSim/QuestaSim的行为级仿真

　4.2　实现后的时序仿真

　4.3　使用VLA（Vivado Logic Analyzer）

　　4.3.1　使用ILA（Integrated Logic Analyzer）

　　4.3.2　使用VIO（Virtual Input/Output）

　　4.3.3　VLA中的数据分析

　4.4　使用add_probe

　参考文献

第5章　IP的管理

　5.1　定制IP

　　5.1.1　在Vivado工程中定制IP

　　5.1.2　在Manage IP中定制IP

　5.2　IP的两种生成文件形式：xci和xcix

　5.3　对IP的几个重要操作

　　5.3.1　IP的综合

　　5.3.2　IP的仿真

　　5.3.3　IP的更新

　　5.3.4　IP输出文件的编辑

　5.4　IP的属性与状态

　5.5　IP的约束

　5.6　封装IP

　　5.6.1　通过Vivado工程封装用户代码

　　5.6.2　通过指定目录封装用户代码

　参考文献

第6章　约束的管理

　6.1　基本时序理论

　6.2　两类基本约束

　　6.2.1　时钟周期约束

　　6.2.2　引脚分配

　6.3　两种时序例外

　　6.3.1　多周期路径约束

　　6.3.2　伪路径约束

　6.4　从UCF到XDC

　　6.4.1　UCF与XDC的基本对应关系

　　6.4.2　理解层次标识符在UCF和XDC中的区别

　6.5　时序约束编辑辅助工具

　　6.5.1　时序约束编辑器

　　6.5.2　时序约束向导

　6.6　关于约束文件

　参考文献

第7章　Tcl在Vivado中的应用

　7.1　Vivado对Tcl的支持

　7.2　Vivado中Tcl命令的对象及属性

　　7.2.1　文件对象及属性

　　7.2.2　网表对象及属性

　7.3　Tcl命令与网表视图的交互使用

　7.4　典型应用

　　7.4.1　流程管理

　　7.4.2　定制报告

　　7.4.3　网表编辑

　　7.5　其他应用

　参考文献